从fail到pass ，DDR调试究竟履历了什么 ？
宣布时间：2020-06-29 14:46:15
高速先天生员-- 黄刚
做DDR的调试无非以下三种效果：调试fail、调试pass和调试良久才pass。你可能永远也想象不到PCB工程师花几天设计出来的DDR� ？樵诩庸こ隼春蟮魇跃投嗑貌舙ass ，一天 ？一周 ？一个月 ？甚至……
高速先生近几年来在DDR设计仿真取得了长足的前进 ，这要得益于AI（人工智能）的热潮 ，作为该领域的焦点产品 ，AI算力卡成为近年来各大通讯公司和芯片公司争相研发的产品。而其中DDR� ？樵蚴茿I算力卡里最焦点的� ？� ，支持着算力卡大容量、快速的运算能力。
高速先生在和各至公司合作的情形下 ，也有机会接触到了形形色色的AI算力卡 ，它内里的DDR� ？樗淙皇迪值墓πЮ嗨� ，可是详细的结构却有着许多的转变。例如容量的纷歧样导致颗粒数目的差别；板子的巨细纷歧样导致接纳的拓扑差别；PCB层数的纷歧样导致DDR� ？榈慕峁购兔芏纫膊幌嗤�；有的由于功耗电流巨细纷歧样导致DDR走线参考层也不相同 ，有的需要参考电源层 ，有的需要相邻层走线；虽然尚有的就是需要跑到的目的速率差别 ，我们在设计上的设计裕量也会有所差别等等。因此关于我们高速先生来说 ，每一块算力卡的DDR设计都是差别的 ，虽然设计加工出来之后 ，我们和客户配合着去调试的难度也是纷歧样的。这一块高速先生在近几年的钻研会上也和各人分享过一些经典的案例 ，让各人对DDR的设计和调试难度都有了新的熟悉 ，AI产品的一些特点关于它的设计使得比以往任何产品的DDR难度都要大一点 ，虽然我们也就会有许多测试和仿真的案例了。这里关于DDR调试的案例 ，我们再给各人分享一个从fail到pass的履历哈。
在一个清静祥和的午后 ，高速先生刚刚还略带点昼寝的困意最先下昼的事情 ，就突然收到了客户一份很“提神”的邮件 ，让各人立马精神了起来。
原来是客户在我们公司设计加工的一款主力的AI算力卡泛起了调试fail的问题 ，客户自己是一家很有研发能力并且很严谨的公司 ，它们对硬件原理和调试都是具有富厚的履历 ，然而这款产品的DDR� ？樗堑魇粤思钢芏家廊幻徊椒ダ殖�。由于是我司PCB工程师设计的板子 ，因此高速先生一定是临危受命 ，去认真介入到他们的调试中去。
高速先生翻开PCB文件 ，看到了FPGA和C1这个DDR通道的毗连 ，这个通道是由9个DDR颗粒组成 ，也就是我们所说的1拖9的DDR拓扑。由于板子的密度很大 ，因此只能接纳正反贴的形式举行结构布线 ，如下图所示。
由于FPGA芯片是有关于DDR的设计指导文档 ，我司的PCB工程师和客户在投板前也重复确认了该DDR� ？榈纳杓剖峭耆局の牡瞪厦婷恳惶跸昃〉闹傅既ゲ枷叩�。例如下图的L0 ，L1 ，L2等每段长度文档上都是有要求。
客户就是由于以为都凭证了上面的设计指导举行结构布线 ，以为设计着实是抵达了要求 ，因此才坚持着破费了近一个月的时间举行调试 ，希望能从调试中去解决问题。高速先生介入后 ，发明客户的调试着实已经做了许多内容 ，包括驱动内阻的转变 ，ODT电阻的转变 ，电源电压的微调 ，VTT电阻的改变 ，飞线等等 ，可是仍然无法抵达额定的2400Mbps的速率。由于这个项目其时是没有举行过我们高速先生仿真的 ，因此我们首先建议做一个debug形式的仿真 ，也就是在基于调试效果的仿真 ，看看仿真的测试的拟合度究竟高不高 ，从中找出问题。
由于我们对xilinx的FPGA仿真模子和DDR颗粒的仿真模子都较量有信心 ，之前也做过许多仿真测试的比照 ，发明仿真和测试波形的拟合度是较量高的 ，再加上高速先生看到这个拓扑照旧很是的重大 ，因此有信心在客户调试的设置参数下得出一个“差”的仿真效果！你没听错 ，我们这种debug的仿真就是希望获得一个差的仿真效果 ，这样才华和现实上调试fail的情形吻合上。
果真 ，高速先生希望的事情爆发了 ，我们对地址控制信号举行仿真的时间 ，发明了距离FPGA最近的DDR颗粒的信号质量是不知足要求的 ，为什么要看距离主芯片最近的颗粒 ，这个高速先生已经说过许多次了哈 ，这里就不再重复了。
同样 ，凭证客户调试的情形 ，我们在仿真中选择差别的驱动内阻和VTT电阻的阻值 ，简直也和调试的情形类似 ，都不可获得一个很好的信号质量。到这里 ，我们开了一个好头 ，至少能在仿真中获得了和测试效果相对应的结论。
可是高速先生在仿真中还能做些什么呢 ？我们虽然通过仿真找到了差的波形 ，可是这关于调试却起不了太多指导的作用。因此我们继续去通过仿真模子来看看 ，究竟会不会尚有什么驱动的设置我们可以实验过。我们翻开FPGA的ibs模子 ，看到可选择的以下驱动设置中 ，着实我们和客户只用到了左边的这种设置 ，上面有40到60欧姆内阻的选择 ，我们仿真和客户调试都试过了 ，没有显着的改善。
可是我们惊讶的发明 ，原来模子上尚有绿色的两列基本和之前红色列的设置险些一样的驱动内阻可以选择 ，可是唯一差别的是F ，M和S的区别 ，因此高速先生再花点时间去扫描一下同样是40欧姆驱动内阻的情形下 ，F ，M和S下面这三种buffer究竟会不会有差别呢 ？
效果让高速先生感应惊讶的同时又感应兴奋 ，原来在FAST ，MEDIUM和SLOW模式下 ，关于统一个驱动内阻的波形是有着显着的差别。我们看到MEDIUM和SLOW模式下 ，信号的上升沿slew会变缓 ，这样反而阻止了部分的反射 ，使得信号的ringback减小 ，眼高的裕量变高。
关于上升沿与信号质量的先容 ，高速先生队长还亲自上场录制了通俗易懂的视频 ，可以关注下。
凭证上面的扫描效果 ，我们选用MEDIUM的模式举行全通道的仿真 ，看看和之前fast模式的效果相比究竟有没有改善。
效果给高速先生带来了喜悦 ，我们用MEDIUM模式去仿真的效果能够获得显着的改善 ，同样的颗粒信号质量变得可以接受了。
高速先生从FPGA模子的选择上解决了问题 ，选取上升沿slew较量缓的驱动反而能够获得较量好的信号质量。
到这里 ，我们就只剩下最后一个问题了 ，那就是究竟我们能不可让客户在调试的参数设置中选择MEDIUM的模式呢 ？客户把他们调试的软件界面发过来给我们 ，我们从下拉菜单中看到了简直有这种模式可以选择 ，然后就让客户从默认的FAST模式自动换成MEDIUM的模式 ，看看效果有什么改善。
在或许期待了一天之后 ，客户的一封报喜的邮件让我们各人都轻松了下来 ，客户调试了一个月之后 ，终于通过这个手动调试的buffer切换快速解决了问题。
