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宣布时间：2020-11-16 16:00:15
高速先天生员-- 黄刚
众所周知，原理图是整个设计流程的前端，关系到后面的PCB设计、加工、焊接、整板功效的调试是否乐成。若是原理图蜕化导致调试失败的水平也分段位的话，各人说说看本文的这个案例的蜕化水平属于哪个段位呢？
这又是一个关于DDR系统的故事。高速先生这几年深耕在DDR仿真设计这个领域中，基本上经由我们仿真设计的种种DDR系统都很少泛起功效的问题了。可是与此同时，DDR设计的难度简直是逐年增添的，单通道容量越来越大，密度越来越高，层数越来越少，速率越来越高，因此高速先生能看到我们有些客户们的DDR设计稍显辛苦，然后泛起问题的几率也逐步增添。我们在最近的文章中也给各人分享了一些fail的例子，那么今天再给各人分享一个由于原理图问题导致的fail案例哈。
这又是另外一个略带点困意的午后，高速先生刚投入到下昼的事情，突然就收到了一封醒神的邮件：
高速先生看到这封简朴而有力的邮件，简直shock到了我们，两组基本一样的设计居然一组能乐成运行到额定的速率，另外一组居然连启动都启动不了�。。〔畋鹬�，可能是高速先生前所未见的。一样平常来说，统一个板的几个DDR通道，最多会泛起降频能运行的差别，像这样的差别真的只能用以下的词语来形容了。
可是震惊归震惊，剖析照旧要去剖析的，PCB是我司举行设计和加工的，可是并没有举行仿真，因此板子的设计到加工致个流程都并没有经由高速先生的校阅。因此高速先生看到板子的时间，基本上就和你们看到板子是统一个时间了。我们看看其中一起DDR的拓扑，发明照旧一个较量有难度的设计，一个通道10个颗粒，1拖10的拓扑，接纳正反贴的结构举行结构。
从结构到布线来看，我们设计工程师的水平照旧可以信任的，高速先生会经常在内部去一起讨论DDR设计的细节要领，因此高速先生是相信我们设计团队能力的，从本案例也可以看到，这个1拖10难度的DDR系统至少有一个通道是乐成跑到了额定速率。
高速先生隐约的感受到这么大的调试差别，在PCB设计上应该在某些地方有显着的区别，可能是乍眼一看没发明吧，因此高速先生一边在仔细校阅PCB设计文件，一边照旧去指导客户去做一些debug的调试，例如让客户换一下驱动和ODT的设置，改变一下Vref电压幅度，甚至让客户只焊正面，去掉背面5个颗粒这种操作，可是很遗憾的事，客户实验之后并没有任何的改善和转变。
正当debug调试陷入僵局的时间，也不知道是不是看PCB文件看到眼花了，隐约发明两个通道在端接VTT电阻的数目上似乎不太一样？？�。。�
赶忙猛的揉揉眼睛并而喝口水稳固下情绪，然后再认真的看一次�。。�
这下看清晰了，还真是数目纷歧样的，上面有问题的通道显着少了一列VTT电阻，我们赶忙仔细检查每一根地址控制信号，看看是不是他们在VTT电阻上有差别。
不检查还好，一检查不得了！居然有问题的通道有三根信号就没毗连到VTT电阻，也就是说，这三根信号压根就没有端接！
剖析到这里，高速先生或许知道问题出在那里了，在举行仿真来比照有VTT电阻端接和没有端接的波形之前，我们还想搞清晰究竟为什么PCB设计上会遗漏这几根信号的端接。因此和我们PCB设计工程师确认后，我们要到了客户的设计原理图，找到响应的位置，果真有了惊人的发明。
我们找到了部分网表的比照，惊人的发明有问题的通道从客户的原理图上就已经漏了这几根信号的端接，然后我们这边工程师凭证原理图完成了设计，加工和焊接，板子出来的效果就是这样了。
好吧，着实问题已经弄清晰了，最后我们再通过仿真来证实下有接端接和没接端接情形下，信号质量究竟能有多大的差别。
经由仿真后，波形效果简直也能很好的和测试情形相对应。
这种没端接的情形，不要说2400M速率跑不上去，哪怕是降一半频率，1200M也是妥妥的…有问题！
最后我们的PCB工程师也找到了这个原理图的问题，并而把高速先生的结论告诉了客户。
最后高速先生以一句很无奈的话竣事了这个项目的debug。
这个时间，希望高速先生快速定位到问题会给客户带来一丝丝慰藉和后续能快速的举行改板，这个原理图蜕化导致加工出来的DDR系统完全不可启动的案例，希望能给各人在计划设计上有所思索哈。
